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一直以来，想写点关于PCB设计相关的基础知识。信号完整性的工作，很大一部分基于PCB走线规则的设定以及走线优化。仿真工作或者说后仿的工作都是基于PCB设计已经定型的情况下进行的，也就是说链路的相关风险已经固定了。所以，设定规则来管控风险比出现风险解决来得更重要。预防管控的能力是未来信号完整性工程师的必备基础技能。
预防管控PCB设计的风险，最最基础的知识就是熟知常用走线规则。本文的思维导图：
01.线长匹配 Length Matching
总长线长匹配的5 mils已经在很多产品设计中有应用，这也是很多设计准则里提到的。
分层线长匹配的概念好像没有那么普遍，差分线的走法，BGA区域打过孔到内层，内层走线打过孔到终端，内层阻抗相对容易管控和差分线走线对称性缘故，一般情况下，表层两段距离相对比较短，所以长度的匹配一般在内层进行，也就是间接实行了分层线长匹配。很多时候，这种分层线长匹配的概念在很多产品的设计中被忽略了。
当长度不匹配发生时，推荐就近补偿，防止不连续的传播。如何就近长度匹配，产品的分类不同，要求也不同，消费类产品没有给出相关建议，只是对BREAKOUT区域以及连接器的PIN区域，给出了相关建议的数值……
原文链接：https://www.dianyuan.com/eestar/article-4864.html
消费类的很多产品，很多公司只给出板厚，层数以及管控阻抗值，叠层的设计都是板厂来进行。随着产品的速率提升，叠层设计不再是PCB板厂的专属，已成为很多公司SI信号完整性工程师日常操作，正如系统的更新，跟上时代是永恒不变的主题。
话不多说，上思维导图：
一般情况，叠层设计的考虑三大因素：
1.总厚度（产品的复用&机构设计的要求）
2.层数的确定（信号层，电源平面层&地平面层）
3.对称性（PCB生产中易于管控）
01.常见叠层
下图为Intel给出的某类产品的叠层设计建议。不管是8层还是10层，一般只会对电源平面层或PP做些微调。
从信号完整性角度来说，一般选用的叠层设计如下：
每个走线层都有GND参考平面层，来保证信号回流路径的完整性，从而保证信号的完整性。
产品是多种多样的，面对各式各样的产品，同样的厚度和总层数，走线层层数的区别是叠层最大的变数。
上图是Intel针对不同产品，给出同样4L走线层，而产生的不同的叠层设计。
标准从来就不是一个，认知才是。
02.PCB板信息
下图为我们日常工作中常用的Allegro版图软件查看设计中的叠层（Cross-section）信息：
先从叠层中Conductor讲起，Conductor代表导体层，用于信号传输。
印制电路板（PCB）中不仅仅有信号线，图形中的Plane（电源和地层）也基本都是由铜箔蚀刻得到的，也就是说，电路板中信号层、电源层和地平面层都使用铜箔作为导体来传递相关信号。Thinkness的1.5mil代表铜箔厚度，相对应后面Material部分中出现1/2 OZ+plating……
原文链接：https://www.dianyuan.com/eestar/article-4848.html
01
前面讲过反射，讲过损耗。接下来讲串扰(Crosstalk)。
话不多说，直接上图，串扰的分类：
02
一个网络传递信号，有些电压和电流通过网络之间的耦合（容性耦合和感性耦合），传递到相邻网络，这就是串扰。
对于相邻网络而言，不管给什么，不是想要的，都会以噪声的形式耦合过来。
串扰与网络的信号路径及返回路径与另一个网络的信号路径及返回路径都有关系。
这里面有概念的东西：动态线网&静态线网；攻击线网&受害网络。
既然说是网络之间的耦合（Coupling），那什么是耦合？
耦合简单来说就是能量从一个介质（PCB板，金属导线等）传播到另一种介质。
耦合分为容性耦合和感性耦合。
实际的工作中，该怎么考虑？或者说哪一种耦合更要注意，也分两种情况：
地弹就是返回电流重叠出现的一种特殊情况。
03
导线中有电流产生，就会有围绕在信号路径和返回路径导体周围的磁力线圈。由于信号路径和返回路径之间的空间是不封闭的，所以会延伸到周围的空间，这个延伸出去的空间称之为边缘场。
既然是所谓的边缘场引起的串扰，那么越远，受的影响就越小。惹不起还躲不起嘛，离它们远远的，简单粗暴。话是这样说，实际工作中，PCB板走线的密度限制，不可能给你想要的空间。怎么办？
Intel的规范给出了一个HSD组内的间距还有普通线之间的间距，都是3H……
原文链接：https://www.dianyuan.com/eestar/article-4826.html
前文给出补偿的损耗的方法：均衡。均衡的分类有线性&非线性，发送端&接收端等方式。这里的分类简单点：
其实补偿除了均衡的应用，还可以使用中继器(Repeater)或者有源复用器(Active MUX)等方式来重新驱动信号，让信号可以在长距离传输后，接收端能够得到可识别的信号，得出符合协议性规范的眼图。
一句话：就是管控链路的损耗，接收端识别出发送端的高低电平。
针对链路的线长部分，如何管控？
1.线长过短
针对高速串行链路，一般的芯片设计指导都会给出相关线长规定：
看上图，发现针对高速串行通道，互连线长是一个范围。有最大线长不足为奇，为什么有最短线长的管控？如果说有个互连通道特别短，低于所要求范围的最小值。怎么办？
这个时候是否考虑通过绕线长来达到要求，以防止驱动能力过强，引起相关问题。
Intel的规范针对这类情况，给出过建议：
2.线长过长
链路高速信号比较短，很好解决。问题是随着产品的多样化与复杂化，链路的高速信号线长经常性超长，这个时候就得用上Active MUX或Repeater来提高信号的质量。
关于Repeater，可以理解为信号加油站。下面的文字分为4部分：分类、摆放位置、仿真和总结。
1.分类
Re-driver（脑补画面：加油站迅速加了油立马开走）。可以增加信号幅值，类似于预加重的功能，让信号能够在更长的链路中传输。实际工作中，USB2.0 使用的Re-driver是信号调节技术，直连式的，没有延迟。
Retimer （脑补画面：加油站加了满满的油又去服务站吃饭休息）。有CDR（Clock-data recovery）内部时钟恢复功能，不仅仅是信号幅值的增加，还有驱动功能。当然，凡事都不是百利而无害，对高速串行链路有时延管控的，需要注意的是Retimer 有时延。
2.摆放位置
至于Repeater摆放的位置，说法不一，共识点就是靠近终端摆放。当然更多是因为产品布局的限制。也有一些芯片设计规范给出相关规定。Re-driver&Retimer 摆放位置：
3.仿真
下图用ADS搭建的高速信号链路，在终端加了个Retimer，接收端的信号质量大大改善。
4.总结
Re-driver&Retimer 都可以称为Repeater，但是两者还是有区别的，建议大家在实际的工作过程中，还是分清楚，专业一点总归没有错。
针对版图设计线长部分，和有些小伙伴有过交流，他们的疑惑是：我们的产品在选用高级别的板材，低损耗的连接器&线缆等，发现即使超出SPEC的要求，产品的功能&相关测试也没有什么影响？潜台词就是：花了钱，看不到效果。这里面的理解是这样：①规范不是针对某一种产品，所以规范中的要求相对某类产品看来比较严；②信号完整性的评估是一个多方面的系统，并不是说超出了SPEC，产品的功能就会有影响，只能说产品的功能是最低要求，高性能&最优化才是本质追求……、
原文链接：https://www.dianyuan.com/eestar/article-4817.html
书接前文，讲了导体损耗与介质损耗的基础知识，在实际的工作中如何量化。常见的量化指标便是衰减。
当信号沿传输线传播时，损耗对信号的主要影响就是使信号幅度衰减。
关于衰减，记住下面的公式
若功率加倍，则分贝值变化为10log(2)=10x0.3=3dB。
通常用“3dB 变化”一般指功率加倍。如果功率下降50%，则分贝值的变化为10xlog（0.5）=-3dB。
了解完衰减，关于导体损耗和介质损耗，还有单独的量化公式：
导体损耗的公式：
介质损耗的公式：
Intel 关于插入损耗标准有个表格：
之前就一直疑惑这个标准是怎么来的？心血来潮，想着既然有上面的损耗公式，那索性算一算。
先讲一下插入损耗。
在射频和微波电路中，以最常用的传输线为例，插入损耗（Insertion Loss）通常定义为输出端口所接收到的功率Pl与输入端口的源功率Pi之比，常用dB表示。
一般来说，插入损耗也是基于导体损耗和介质损耗为主……
原文链接：https://www.dianyuan.com/eestar/article-4762.html
之前文章有提到传输线的零阶或一阶模型，这都是基于理想情况下的模型。实际的信号在传输过程中是有损耗的，称之为有损传输线。仿真分析时，要在链路搭建的模型中加入损耗，以准确地预估接收的波形。总之，一句话，实际工作过程中，需要考虑损耗。
简单点，损耗的分类：
篇幅问题，本文重点讲导体损耗和介质损耗。
1.导体损耗
导线损耗是指信号路径和返回路径上的能量损耗，本质上它是由导线的串联电阻引起的。分为两种情况：直流和交流。
直流时，电流在信号导线中均匀分布，电阻为：
公式可以看出：信号感受到的电阻取决于导线传输电流时的有效横截面。
频率越高，由于趋肤效应的影响，电流流经的导线横截面就越小，电阻随着频率的升高而增加（一般来说，当频率变化时，铜和大多数金属的电阻率是相当恒定的）
导线的电阻近似为：
有两个概念需要延伸一下：
①公式中体电阻率也好，还是体电导率说的是材料的导电性。
由于物质内部存在传递电流的自由电荷，这些自由电荷通常称为载流子，他们可以是电子、空穴、也可以是正负离子。在弱电场作用下，材料的载流子发生迁移引起导电。材料的导电性能通常用与尺寸无关的电阻率或电导率表示。说到底，体电阻率或体电导率是材料导电性的一种表示方式……
原文链接：https://www.dianyuan.com/eestar/article-4725.html
信号完整性方向，传输线问题三大点：反射、串扰、损耗。
本文讲反射，思维导图如下：
01、反射是不可避免的。
互连链路中瞬时阻抗一旦变化，产生阻抗突变，就会发生反射。下图为日常的版图设计走线：
阻抗突变在版图设计中不可避免，那为什么阻抗突变就会发生反射？
下图红色标记处为突变点，交界处（很短的距离差之内）的电流电压是有差值的，如果这时候没有反射，随着时间的积累，将产生巨大的能量场。
为了维持系统的平衡，交界处必须要发生反射，以此达到电压和电流的连续。
02、信号传输，阻抗突变处，一部分继续传输，一部分反射回源端，用传输系数和反射系数衡量这两种情况。
入射系数：
反射系数：
参考反射系数公式，可推出三种极端情况：
1.ρ=0，代表阻抗完全相等，交界处没有反射。
2.ρ=1，代表完全正反射，交界处产生幅值相同相位相同的反射波。开路端电压为两个电压之和。
3.ρ=-1，代表完全负反射，交界处产生幅值相同相位相反的反射波。突变处电压为0。
实际工作中，以此对应传输线端接的三种的情况：开路，短路，匹配。
一般情况，反射系数在（-1，1）范围内，也就是正负反射交替，这便是振铃现象……
原文链接：https://www.dianyuan.com/eestar/article-4682.html
01
一个链路系统一般有4大部分：源端；传输线；负载或接收端；电源。传输线是整个系统不可缺少的部分。
之前对传输线的认知，是源于蓝皮书的一句描述：
传输线是用于信号传输，不是一根线而且是两根线，要特别关注返回路径。
就是这些概念，后来遇到了一些困惑：射频和雷达的信号怎么传输？
02
直到重新学习基础理论，看到相关资料，将EM（ElectroMagnetic）融入进来，才发现认知上的狭隘。
这里将传输线的定义应该理解为：
传输线是将能量以电磁场的形式从一个地方传导到另一个地方的任何一对导体。
那怎么理解雷达和射频？
为了传递电压波形，有必要以电磁波的形式产生和发送能量，无论是沿着传输线还是通过空间。
狭义点讲传输线是用于信号传递，广义点讲传输线是用于能量传递。换句话说：传输线解决的是能量传递的问题，而不单单是信号。
为了便于理解能量传递，下图给出的是机械传输线。电磁传输线的行为方式与其很相似。能量在各个小球中传递，正如电磁场在传输线上的运动。
同样，上图也可以说明，为什么要在传输线要做端接匹配？
能量是需要消耗的，不解决上面右图中球反弹的能量，能量就会反弹。而传输线中，不需要这种反射，要么在源端串联电阻，要么在负载端并联电阻，吸收掉能量，这也就是端接匹配的原因。
阻抗变化，产生反射，就会降低信号质量。为了将信号衰减保持在合理的范围内，传输线所有部分的阻抗必须保持在使用电路公差确定的范围内。这就是所谓的控制阻抗，反焊盘，转换层面的回流孔等就是用来管控的……
原文链接：https://www.dianyuan.com/eestar/article-4670.html
传输线基础知识，简单来说，概括为四点：
1.概念
传输线由任意两条有一定长度的导线组成。其中一条标记为信号路径，另一条标记为返回路径。这里重点要关注返回路径。
返回路径有三点需要注意：
①返回路径的属性部分，不一定是GND。
②完整性问题，返回路径平面要完整。之前有做过返回平面完整VS不完整的情况做了S参数提取，比较回波损耗和插入损耗，还是有区别的。
③参考平面的转换，只要认清一点：电流如水，返回路径肯定走低阻抗路径。有转换，记得打缝合孔（Stitching Via）
2.特性阻抗
特性阻抗的数值上与均匀传输线的瞬时阻抗相等，它是传输线的固有属性，且仅与材料特性、介电常数和单位长度电容有关，而与传输长度无关。
对于均匀传输线，其特性阻抗为：
特性阻抗值的选择，并不是唯一的，一般采用50，是因为衰减可以降到最低。
除了特性阻抗，还要搞清楚输入阻抗，瞬时阻抗，容抗，感抗……
3.时延
先搞清楚为什么有时延？
①信号的传输速度与电子速度区别
一条18号圆铜导线，直径为1mm，流过的电流为1A电子速度为1cm/s。导体中电子速度很慢，而在传输线上信号的传输速度，由于电子之间的相互作用、导线周围的材料、信号在传输线导体周围空间形成交变电场和磁场的建立速度等因素：
②信号的传输速度与信号速率区别
前段时间，有个小伙伴问我：是不是信号速率越高，时延就越小？
这个要分清的是：信号速率是芯片的自身能力。
如果非要扯上点关系，就是信号速率越高，对PCB 板材的要求越高，相对介电常数较低，信号的传输速度越大，相对应的情况时延会变小。
③还有一点需要提一下，传输线在实际PCB版图的应用中，分为微带线（Microchip）和带状线（Stripline）,一般情况都会考虑带状线。带状线周围材料固定，一来阻抗易于管控，二来就是串扰和EMI 的问题，带状线的传输质量更稳定。
4.一阶模型
传输线的仿真模型，分清楚零阶和一阶。零阶模型描述为一系列相互有一定间距的电容器的集合。它仅仅是物理模型，并不是等效电气模型。一阶模型需要把信号和返回路径导线的每一小节描述成回路电感，就能进一步近似物理传输线。
如何才能准确表述传输线的一阶模型：
这是我去年在公众号写的关于传输线的一些文字，但是今天觉得这些有问题，什么问题呢？如果是射频或者雷达，这样的理论怎么解释得了信号传输……
原文链接：https://www.dianyuan.com/eestar/article-4652.html
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根据第一章节反激拓扑1—反激电路的由来最后演变而来的反激拓扑，将开关S更换为产品开发过程中常用的MOSFET
1、反激电源的分类，根据其电流的连续性分为CCM（连续工作模式）、CRM（临界工作模式）、DCM（断续工作模式）三种，根据我开关频率f可以分为固定频率模式和变频模式
理想状态下，CCM、CRM和DCM三种工作模式的驱动波形、MOSFET电压Vds和原副边电流波形如下：
记得刚开始接触反激时，一直以为反激就是断续模式，因为不管看原边电流还是副边电流，确实时断续的，当了解了反激电源的演变过程，就发现不能只看其中一侧的电流去判断，区分三种模式最明显的方法就是电流，CCM模式最容易识别，在开关管开通瞬间，原边或者副边的电流波形不为0即为连续模式，想要比较清楚的区分CRM和DCM模式，就需要同时把原副边的电流波形测量出来进行对比了。
2、CCM工作模式分析
（CRM模式可以看做是励磁电感直流分量电流为0时的CCM模式）CCM模式下，一个周期T=ton+toff
①在MOSFET导通过程中，即0-ton阶段变压器原边绕组与输入电源连接，原边绕组储存能量，且Vp=Vin，根据变压器原理，其副边绕组电压Vs=Ns*Vin/Np，二极管D反向截止，Is=0根据Vin*△t=Lp*△Ip，△Ip=Vin*ton/Lp
②在MOSFET断开过程中，即toff阶段变压器原边工作结束，ton阶段储存在电感Lp中的能量通过副边Ls进行释放，Vs=Vd+Vout，根据变压器的原理，在原边绕组上会感生出一个电压VOR=Np*Vs/Ns，该电压通常被称为反射电压，而MOSFET所承受的电压VDS=Vin+VOR
图1 MOSFET导通过程
图2 MOSFET断开过程
②DCM模式分析DCM模式与CCM模式基本原理相同，差异在于DCM模式一个周期的时间T＞ton+toff，T-（ton+toff）的时间段内，变压器副边电流Is=0，Vs=0，所以原边绕组不存在反射电压VOR，MOSFET的电压VDS=Vin。以上分析均为理想条件下的分析，实际应用时，由于变压器不可避免的存在漏感等寄生参数，会对实际的工作过程产生比较大的影响。
查看原文：https://www.dianyuan.com/eestar/article-8422.html
这是一个LED恒流电路板：
电路板上有烧毁的痕迹，最后再说烧毁的原因，现在咱们先不管。
复原其电路原理图：
既然说是LED的恒流电路，它是怎样实现恒流的呢？
为了直观地演示它的“恒流”效果，请看以下的仿真动图。
当用24V供电时：
流过LED的电流为：
当用12V供电时：
流过LED的电流为：
分别用24V和12V供电，电压相差一倍，流过LED的电流大小却差别不大，也就是电流基本“恒定”。
下面以12V供电为例，分析实现恒流的电路原理。
所谓知彼知己，百战不殆，首先找出实现恒流时的已知条件：
后面就比较简单了，从已知条件出发，推导出未知量即可。
1、从12V出发，每经过1个LED电压降低2.1V，可以确定以下3个电路节点的电压分别为9.9V、7.8V、5.7V：
2、从地GND出发，每经过一个三极管的发射极和基极，电压上升0.7V：
这样电路中所有节点的电压都确定了：
能实现恒流，是因为电阻R4被三极管Q2的基极发射极（be极）钳位为0.7V，流过它的电流也就固定为：
0.7V / R4=0.7V / 20ohm=35mA
因为三极管的基极只流入很小的电流，所以可以忽略，于是这个35mA基本就是流过三极管Q1的电流，也基本就是流过LED灯的电流：
上述的理论分析跟仿真动图展示的结果基本一致。
根据该电路恒流的原理，要改变恒流值，调整电阻R4的大小即可。
需要注意的是，三极管Q1的功耗是否过高。三极管的功耗Pc等于：
Vce * Ic
Vce为集电极与发射极的压差。
Ic为集电极流过的电流。
对于SOT-23封装的三极管来说：
其可承受的最大功耗是比较小的，这份数据手册里写的是200mW：
读者朋友们可以自行计算一下，在24V供电情况下，Q1的功耗是否已经超出200mW。（光看不练，效果减半，大家可试着动动手）
提示：使用下图红色箭头的数值进行计算即可。
另外，电阻R2是为了给三极管Q1提供基极电流通路，给三极管Q2提供集电极电流通路：
最后，前面有提到这个电路板实物有烧焦的痕迹，是什么原因呢，这篇文章里有详细分析：《LED恒流电路批量在即，贴片电容几率性炸开，大佬会诊破案》（点击前往）
查看原文：https://www.dianyuan.com/eestar/article-8424.html
1.前言
最近在工作中遇到了一个时钟辐射(RE)超标的问题，前前后后经过差不多2周的时间，终于在这周五把问题解决了。解决的手段采用了三种：降低驱动电流；增加pF级别的电容；增加地搭接。
上述使用的三种方法，其实也是解决EMC问题常见的手法。本周周报将结合工作中遇到的EMC问题，把为什么要用这三种方法的原因和背后的原理进行分析，并分析产生这些问题的根本原因。
高速PCB的设计是高速电路中非常重要的环节，一般大厂的硬件和PCB是分开的，硬件工程师出原理图和PCB设计指导书；考虑到DFX方面，在原理图设计时，也会有EMC和射频工程师的加入。
PCB工程师完成PCB设计后，会发给EMC工程师，射频工程师，硬件工程师检查。比较尴尬的是，原理图是硬件工程师画的，而EMC和射频的东西又需要非常专业的理论作为指导。PCB工程师在完成Layout之后，如果EMC和射频工程师没有发现问题，硬件工程师估计也很难发现。但是，这个单板的负责人还是硬件。
因此，作为一名合适的单板硬件开发工程师来说，掌握基本的高速PCB设计规则还是非常有必要的。
2. EMC之辐射干扰
从下面整理EMC包含的内容可以看出，任何一款需要面向消费者的产品，仅仅在EMC方面的设计就要考虑这些问题。
虽然EMC工程师能帮我们在原理图阶段发现某些问题，但是他们经常需要一对多，不可能面面俱到。我们自身如果能掌握EMC基本的设计规则掌握，按照2/8定律来看，80%的产品也不会存在一些简单的EMC设计缺陷。
项目中出现的时钟超标的问题，是属于EMC中的EMI当中的辐射干扰。在测试辐射干扰时，我们需要遵循国标。对于工业产品来说，辐射干扰必须小于 Class A 等级；对于民用产品来说，辐射干扰必须小于 Class B等级。考虑到实际产品使用的场合，最好能留有一定的裕量，不同的公司可能标准还不一样。
测量辐射干扰所用的电波暗室如下。在测试时，先测量水平，再测量垂直，最后叠加的辐射就是总的辐射干扰。
图片来源于网络
上图显示的ClassA和ClassB是欧盟CISPR 22的标准中对ClassA和ClassB等级的要求。从图中可以得到的信息是，同等频率条件下，民用产品对RE的要求更苛刻。国标中也是一样。ClassB等级更严格。
3. PCB之传输线
高速PCB设计中，按照传输线的结构，PCB上的走线可以分为微带线和带状线。微带线是指在PCB表层的走线。即我们设定的TOP层或者BOTTOM层，仅与一个参考层相邻。如下图所示。
带状线指在PCB内层的走线，即我们设定的除TOP和BOTTOM层的走线层，位于两个参考层之间的走线。如下图所示。
还有一种是嵌入式的微带线，它是标准微带线的改进型，区别在于导线的表面覆盖了一层介质材料。如下图所示。
微带线和带状线的各自的特点如下：
（1）阻抗控制难易程度不一样
微带线一边是空气，一边是PP固态树脂，阻抗不好控制；带状线两边都是填充介质，阻抗可以更好的控制。
（2）走线速率不一样
空气的介电常数比PCB板材小，信号传输速率高。相比带状线，微带线的传输速率略高，延时更小。
（3）抗辐射程度不一样
微带线由于一面直接与空气接触，容易产生对外的辐射；带状线在两个参考层之间，能有效的屏蔽。
根据上述的特点可以看出，如果是走高速的时钟信号，最好是走在内层，并且用地线进行包地处理，可以有效的降低对外的辐射。
4. 信号上升速率
高速数字电路的PCB设计中，当布线长度大于λ/20（λ波长）或信号延时超过1/6信号上升沿时，PCB上的布线可以被视为传输线。信号上升沿越陡，高频分量越丰富，越容易出现信号完整性的问题。
下图所示的信号，输入信号和输出信号上升沿斜率不一样，高频分量就会不一样。
在PCB中需要关注的信号完整性问题主要是反射，串扰，辐射。
项目中遇到的EMC辐射超标问题，就归属于信号完整性中的辐射。出现问题后，特地的查看了PCB的走线，发现CLK在从第六层穿到第二层的时候，没有放置地过孔，而且在穿层的旁边还有其他的数据信号，因此可能还出现了串扰的问题。大概示意图如下。
检查到PCB上存在上面的问题后，进行了两个方面的调整：
（1）降低时钟输出端的驱动能力，从12mA降低到4mA
（2）增加12pF的电容，原理图设计时预留了电容工位
经过修改后再去测试EMC，辐射直接降了20dB，但是还是过不了ClassB。然而，从结果看两个措施的效果还是比较明显，其本质都是降低了信号上升沿的斜率。
信号从Drive出发，从第六层穿到第二层，再从第二层穿到第一层。时钟信号在整个路径中换了2次。穿层对高速的信号影响主要有两个方面：
（1）过孔寄生电感和电容，阻抗发生突变，容易出现反射
（2）过孔是容性负载，会降低信号的速率，在时序设计时可能会因为延时导致接收到时序裕量不足。
（3）过孔处信号的参考层发生改变，导致回流路径发生变化，从板材之间的寄生电容导致向外的辐射。
时钟信号在第一层走线时，是参考的第二层，在第一次穿层时，回流路径发生了改变，此时增加电源的过孔，可以引导CLK以电源属性为参考平面，阻抗小（当然，这里也可以直接打孔到GND上）。在第二层走线时，以GND为参考层。因此，回流路径在电源层和GND层发生了变化。
虽然电源和GND之间有很多去耦电容来降低电源的阻抗，但是寄生电容还是会存在（PCB板的固有属性）。因此，在该层会因为阻抗回流路径发生改变导致高频信号通过寄生电容往外辐射。
这也是为什么项目中设备辐射超标的一个原因，穿层时没有加过孔。回流路径以相邻的走线作为回流参考路径，因此就发生了串扰。而降低驱动能力和增加电容，可以降低信号的边沿上升速率，降低高频有效频率，既能够降低串扰的程度，也能降低往外辐射的高频能量。
5. 接地
将驱动和增加电容措施导入后，还是满足不了EMC的要求。经过分析，发现设备在测试时，主设备和辐设备之间只使用一根FPC相连接，FPC上的地线数量比较少，推测应该是接地面积不够大带来的问题。
在解决EMC设计时，经常用到屏蔽，隔离，滤波，接地。其中接地在某种程度上来说，也是提供了一个良好的回路。
由于FPC线的地线比较少，高频信号在回流时会有一部分通过设备和地之间的寄生电容作为回流路径。这些寄生电容其实也是共模电流的返回路径。如下所示。
于是就将主设备和辅设备放在了同一块金属板上，同时在主设备和辅设备之间增加了两条较粗的金属导线。如下所示。经过上面的措施后，再去测试EMC后，ClassB等级直接通过，还多出来了5dB的裕量。
至此，项目中遇到的问题得到了完美的解决，看似一个很简单的辐射超标问题，但是从这个问题出发，还是有很多值得去挖掘的地方。
对上面的内容进行回顾，即知：时钟信号驱动能力较强，信号上升沿斜率较高，导致时钟高频奇次谐波往外辐射，RE测试超标；主设备和辅设备的的接地较差，辅设备传输到主设备的时钟靠寄生电容作为信号回流路径，导致向外的辐射较大。
6.总结
高速PCB设计中SI是非常关键的一环，其中涉及到阻抗匹配，信号参考路径，串扰，接地，过孔穿层等方面的问题。在设计的时候，要尽可能保证阻抗的一致性；尽可能保证回流面积最小；高速信号少穿层；走带状线和包地处理来降低敏感信号的辐射。通过这些手段来降低可能出现的EMC问题。
EMC的设计最好是在原理图设计之初就进行考虑，或者直接让EMC和射频工程师参与原理图的设计，避免等单板设计完出现问题之后再考虑如何整改。越是离产品发布的时间近，调整起来的成本就越高。
查看原文：https://www.dianyuan.com/eestar/article-8314.html
scp（Secure Copy Protocol）是一个用于在本地主机和远程主机之间安全地复制文件或目录的命令。它使用 SSH（Secure Shell）协议来进行安全的文件传输。以下是 scp 命令的基本用法和详解：
1. 基本用法
scp [选项] [源文件或目录] [目标主机:目标路径]2. 选项
3. 示例
从本地复制到远程主机
scp localfile username@remote:/path/to/destination从远程主机复制到本地
scp username@remote:/path/to/file /local/path递归复制整个目录
scp -r localdir username@remote:/path/to/destination指定非标准 SSH 端口
scp -P 2222 localfile username@remote:/path/to/destination保留文件权限和时间
scp -p localfile username@remote:/path/to/destination使用特定密钥文件
scp -i keyfile.pem localfile username@remote:/path/to/destination4. 使用 SSH 密钥对身份验证
scp 使用 SSH 协议进行安全传输，因此可以通过 SSH 密钥对来进行身份验证，而不必输入密码。确保公钥已经被添加到目标主机的 ~/.ssh/authorized_keys 文件中。
5. 注意事项
6. 高级用法和示例
通过跳板主机（Jump Host）进行传输
有时候，需要通过一个跳板主机来连接目标主机。可以通过 -J 选项指定跳板主机：
scp -J jumpuser@jumphost:jumpfile user@remote:/path/to/destination限制带宽
可以使用 -l 选项限制传输的带宽，例如限制为 100kbps：
scp -l 100 localfile username@remote:/path/to/destination使用不同的 SSH 配置文件
如果有多个 SSH 配置文件，可以使用 -F 选项指定配置文件路径：
scp -F /path/to/ssh/config localfile username@remote:/path/to/destination传输时显示进度
使用 -v 选项显示详细信息，而 -q 选项则关闭输出。可以通过 --progress 选项显示传输进度：
scp --progress localfile username@remote:/path/to/destination7. 使用通配符
scp 支持通配符，可以使用通配符来传输多个文件：
scp localdir/*.txt username@remote:/path/to/destination8. 使用压缩
通过 -C 选项使用压缩传输，可以减少网络传输时间：
scp -C localfile username@remote:/path/to/destination9. 使用代理跳板主机
如果通过 SOCKS 代理跳板主机，可以使用 -o 选项指定 ProxyJump 选项：
scp -o ProxyJump=proxyuser@proxyhost:proxyport localfile username@remote:/path/to/destination总结
scp 提供了许多选项和功能，可以根据实际需求进行灵活配置。无论是简单的文件传输还是复杂的跳板主机、限制带宽、显示进度等高级用法，scp 都是一个强大而实用的工具。详细的选项和用法可以查阅 scp 的 man 手册（man scp）。
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六篇技术文章，让你秒懂电容的脾气秉性
七篇DIY技术文章献给你，让你脑洞全开
五篇文章帮你开启DSP的学习思路
汇总篇：关于PID知识，重点在此
地无疑是系统设计中最为棘手的问题之一。尽管它的概念相对比较简单，实施起来却很复杂，遗憾的是，它没有一个简明扼要可以用详细步骤描述的方法来保证取得良好效果，但如果在某些细节上处理不当，可能会导致令人头痛的问题。
对于线性系统而言，"地"是信号的基准点。遗憾的是，在单极性电源系统中，它还成为电源电流的回路。接地策略应用不当，可能严重损害高精度线性系统的性能。
对于所有模拟设计而言，接地都是一个不容忽视的问题，而在基于PCB的电路中，适当实施接地也具有同等重要的意义。幸运的是，某些高质量接地原理，特别是接地层的使用，对于PCB环境是固有不变的。由于这一因素是基于PCB的模拟设计的显著优势之一，我们将在本文中对其进行重点讨论。
我们必须对接地的其他一些方面进行管理，包括控制可能导致性能降低的杂散接地和信号返回电压。这些电压可能是由于外部信号耦合、公共电流导致的，或者只是由于接地导线中的过度IR压降导致的。适当地布线、布线的尺寸，以及差分信号处理和接地隔离技术，使得我们能够控制此类寄生电压。
我们将要讨论的一个重要主题是适用于模拟/数字混合信号环境的接地技术。事实上，高质量接地这个问题可以—也必然—影响到混合信号PCB设计的整个布局原则。
目前的信号处理系统一般需要混合信号器件，例如模数转换器(ADC)、数模转换器(DAC)和快速数字信号处理器(DSP)。由于需要处理宽动态范围的模拟信号，因此必须使用高性能ADC和DAC。在恶劣的数字环境内，能否保持宽动态范围和低噪声与采用良好的高速电路设计技术密切相关，包括适当的信号布线、去耦和接地。
过去，一般认为"高精度、低速"电路与所谓的"高速"电路有所不同。对于ADC和DAC，采样（或更新）频率一般用作区分速度标准。不过，以下两个示例显示，实际操作中，目前大多数信号处理IC真正实现了"高速"，因此必须作为此类器件来对待，才能保持高性能。DSP、ADC和DAC均是如此。
所有适合信号处理应用的采样ADC（内置采样保持电路的ADC）均采用具有快速上升和下降时间（一般为数纳秒）的高速时钟工作，即使呑吐量看似较低也必须视为高速器件。例如，中速12位逐次逼近型(SAR) ADC可采用10 MHz内部时钟工作，而采样速率仅为500 kSPS。
Σ-Δ型ADC具有高过采样比，因此还需要高速时钟。即使是高分辨率的所谓"低频"工业测量ADC（例如AD77xx-系列）吞吐速率达到10 Hz至7.5 kHz，也采用5 MHz或更高时钟频率工作，并且提供高达24位的分辨率。
更复杂的是，混合信号IC具有模拟和数字两种端口，因此如何使用适当的接地技术就显示更加错综复杂。此外，某些混合信号IC具有相对较低的数字电流，而另一些具有高数字电流。很多情况下，这两种类型的IC需要不同的处理，以实现最佳接地。
数字和模拟设计工程师倾向于从不同角度考察混合信号器件，本文旨在说明适用于大多数混合信号器件的一般接地原则，而不必了解内部电路的具体细节。
通过以上内容，显然接地问题没有一本快速手册。遗憾的是，我们并不能提供可以保证接地成功的技术列表。我们只能说忽视一些事情，可能会导致一些问题。在某一个频率范围内行之有效的方法，在另一个频率范围内可能行不通。另外还有一些相互冲突的要求。处理接地问题的关键在于理解电流的流动方式。
星型接地
"星型"接地的理论基础是电路中总有一个点是所有电压的参考点，称为"星型接地"点。我们可以通过一个形象的比喻更好地加以理解—多条导线从一个共同接地点呈辐射状扩展，类似一颗星。星型点并不一定在外表上类似一颗星—它可能是接地层上的一个点—但星型接地系统上的一个关键特性是：所有电压都是相对于接地网上的某个特定点测量的，而不是相对于一个不确定的"地"（无论我们在何处放置探头）。
虽然在理论上非常合理，但星型接地原理却很难在实际中实施。举例来说，如果系统采用星型接地设计，而且绘制的所有信号路径都能使信号间的干扰最小并可尽量避免高阻抗信号或接地路径的影响，实施问题便随之而来。在电路图中加入电源时，电源就会增加不良的接地路径，或者流入现有接地路径的电源电流相当大和/或具有高噪声，从而破坏信号传输。为电路的不同部分单独提供电源（因而具有单独的接地回路）通常可以避免这个问题。例如，在混合信号应用中，通常要将模拟电源和数字电源分开，同时将在星型点处相连的模拟地和数字地分开。
单独的模拟地和数字地
事实上，数字电路具有噪声。饱和逻辑（例如TTL和CMOS）在开关过程中会短暂地从电源吸入大电流。但由于逻辑级的抗扰度可达数百毫伏以上，因而通常对电源去耦的要求不高。相反，模拟电路非常容易受噪声影响—包括在电源轨和接地轨上—因此，为了防止数字噪声影响模拟性能，应该把模拟电路和数字电路分开。这种分离涉及到接地回路和电源轨的分开，对混合信号系统而言可能比较麻烦。
然而，如果高精度混合信号系统要充分发挥性能，则必须具有单独的模拟地和数字地以及单独电源，这一点至关重要。事实上，虽然有些模拟电路采用+5 V单电源供电运行，但并不意味着该电路可以与微处理器、动态RAM、电扇或其他高电流设备共用相同+5 V高噪声电源。模拟部分必须使用此类电源以最高性能运行，而不只是保持运行。这一差别必然要求我们对电源轨和接地接口给予高度注意。
请注意，系统中的模拟地和数字地必须在某个点相连，以便让信号都参考相同的电位。这个星点（也称为模拟/数字公共点）要精心选择，确保数字电流不会流入系统模拟部分的地。在电源处设置公共点通常比较便利。
许多ADC和DAC都有单独的"模拟地"(AGND)和"数字地"(DGND)引脚。在设备数据手册上，通常建议用户在器件封装处将这些引脚连在一起。这点似乎与要求在电源处连接模拟地和数字地的建议相冲突；如果系统具有多个转换器，这点似乎与要求在单点处连接模拟地和数字地的建议相冲突。
其实并不存在冲突。这些引脚的"模拟地"和"数字地"标记是指引脚所连接到的转换器内部部分，而不是引脚必须连接到的系统地。对于ADC，这两个引脚通常应该连在一起，然后连接到系统的模拟地。由于转换器的模拟部分无法耐受数字电流经由焊线流至芯片时产生的压降，因此无法在IC封装内部将二者连接起来。但它们可以在外部连在一起。
图1显示了ADC的接地连接这一概念。这样的引脚接法会在一定程度上降低转换器的数字噪声抗扰度，降幅等于系统数字地和模拟地之间的共模噪声量。但是，由于数字噪声抗扰度经常在数百或数千毫伏水平，因此一般不太可能有问题。
模拟噪声抗扰度只会因转换器本身的外部数字电流流入模拟地而降低。这些电流应该保持很小，通过确保转换器输出没有高负载，可以最大程度地减小电流。实现这一目标的好方法是在ADC输出端使用低输入电流缓冲器，例如CMOS缓冲器-寄存器IC。
如果转换器的逻辑电源利用一个小电阻隔离，并且通过0.1 μF (100 nF)电容去耦到模拟地，则转换器的所有快速边沿数字电流都将通过该电容流回地，而不会出现在外部地电路中。如果保持低阻抗模拟地，而能够充分保证模拟性能，那么外部数字地电流所产生的额外噪声基本上不会构成问题。
接地层
接地层的使用与上文讨论的星型接地系统相关。为了实施接地层，双面PCB（或多层PCB的一层）的一面由连续铜制造，而且用作地。其理论基础是大量金属具有可能最低的电阻。由于使用大型扁平导体，它也具有可能最低的电感。因而，它提供了最佳导电性能，包括最大程度地降低导电平面之间的杂散接地差异电压。
请注意，接地层概念还可以延伸，包括 电压层。电压层提供类似于接地层的优势—极低阻抗的导体—但只用于一个（或多个）系统电源电压。因此，系统可能具有多个电压层以及接地层。
虽然接地层可以解决很多地阻抗问题，但它们并非灵丹妙药。即使是一片连续的铜箔，也会有残留电阻和电感；在特定情况下，这些就足以妨碍电路正常工作。设计人员应该注意不要在接地层注入很高电流，因为这样可能产生压降，从而干扰敏感电路。
保持低阻抗大面积接地层对目前所有模拟电路都很重要。接地层不仅用作去耦高频电流（源于快速数字逻辑）的低阻抗返回路径，还能将EMI/RFI辐射降至最低。由于接地层的屏蔽作用，电路受外部EMI/RFI的影响也会降低。
接地层还允许使用传输线路技术（微带线或带状线）传输高速数字或模拟信号，此类技术需要可控阻抗。
由于"总线(bus wire)"在大多数逻辑转换等效频率下具有阻抗，将其用作"地"完全不能接受。例如，#22标准导线具有约20 nH/in的电感。由逻辑信号产生的压摆率为10 mA/ns的瞬态电流，流经1英寸该导线时将形成200 mV的无用压降：
图1. 数据转换器的模拟地(AGND)和数字地(DGND)引脚应返回到系统模拟地。
如果转换器的逻辑电源利用一个小电阻隔离，并且通过0.1 μF (100 nF)电容去耦到模拟地，则转换器的所有快速边沿数字电流都将通过该电容流回地，而不会出现在外部地电路中。如果保持低阻抗模拟地，而能够充分保证模拟性能，那么外部数字地电流所产生的额外噪声基本上不会构成问题。
接地层
接地层的使用与上文讨论的星型接地系统相关。为了实施接地层，双面PCB（或多层PCB的一层）的一面由连续铜制造，而且用作地。其理论基础是大量金属具有可能最低的电阻。由于使用大型扁平导体，它也具有可能最低的电感。因而，它提供了最佳导电性能，包括最大程度地降低导电平面之间的杂散接地差异电压。
请注意，接地层概念还可以延伸，包括 电压层。电压层提供类似于接地层的优势—极低阻抗的导体—但只用于一个（或多个）系统电源电压。因此，系统可能具有多个电压层以及接地层。
虽然接地层可以解决很多地阻抗问题，但它们并非灵丹妙药。即使是一片连续的铜箔，也会有残留电阻和电感；在特定情况下，这些就足以妨碍电路正常工作。设计人员应该注意不要在接地层注入很高电流，因为这样可能产生压降，从而干扰敏感电路。
保持低阻抗大面积接地层对目前所有模拟电路都很重要。接地层不仅用作去耦高频电流（源于快速数字逻辑）的低阻抗返回路径，还能将EMI/RFI辐射降至最低。由于接地层的屏蔽作用，电路受外部EMI/RFI的影响也会降低。
接地层还允许使用传输线路技术（微带线或带状线）传输高速数字或模拟信号，此类技术需要可控阻抗。
由于"总线(bus wire)"在大多数逻辑转换等效频率下具有阻抗，将其用作"地"完全不能接受。例如，#22标准导线具有约20 nH/in的电感。由逻辑信号产生的压摆率为10 mA/ns的瞬态电流，流经1英寸该导线时将形成200 mV的无用压降：
(1)
对于具有2 V峰峰值范围的信号，此压降会转化为大约200 mV或10%的误差（大约"3.5位精度"）。即使在全数字电路中，该误差也会大幅降低逻辑噪声裕量。
图2显示数字返回电流调制模拟返回电流的情况（顶图）。接地返回导线电感和电阻由模拟和数字电路共享，这会造成相互影响，最终产生误差。一个可能的解决方案是让数字返回电流路径直接流向GND REF，如底图所示。这显示了"星型"或单点接地系统的基本概念。在包含多个高频返回路径的系统中很难实现真正的单点接地。因为各返回电流导线的物理长度将引入寄生电阻和电感，所以获得低阻抗高频接地就很困难。实际操作中，电流回路必须由大面积接地层组成，以便获取高频电流下的低阻抗。如果无低阻抗接地层，则几乎不可能避免上述共享阻抗，特别是在高频下。
所有集成电路接地引脚应直接焊接到低阻抗接地层，从而将串联电感和电阻降至最低。对于高速器件，不推荐使用传统IC插槽。即使是"小尺寸"插槽，额外电感和电容也可能引入无用的共享路径，从而破坏器件性能。如果插槽必须配合DIP封装使用，例如在制作原型时，个别"引脚插槽"或"笼式插座"是可以接受的。以上引脚插槽提供封盖和无封盖两种版本。由于使用弹簧加载金触点，确保了IC引脚具有良好的电气和机械连接。不过，反复插拔可能降低其性能。
2. 流入模拟返回路径的数字电流产生误差电压。
应使用低电感、表面贴装陶瓷电容，将电源引脚直接去耦至接地层。如果必须使用通孔式陶瓷电容，则它们的引脚长度应该小于1 mm。陶瓷电容应尽量靠近IC电源引脚。噪声过滤还可能需要铁氧体磁珠。
这样的话，可以说"地"越多越好吗？接地层能解决许多地阻抗问题，但并不能全部解决。即使是一片连续的铜箔，也会有残留电阻和电感；在特定情况下，这些就足以妨碍电路正常工作。图3说明了这个问题，并给出了解决方法。
图3. 割裂接地层可以改变电流流向，从而提高精度。
由于实际机械设计的原因，电源输入连接器在电路板的一端，而需要靠近散热器的电源输出部分则在另一端。电路板具有100 mm宽的接地层，还有电流为15 A的功率放大器。如果接地层厚0.038 mm，15 A的电流流过时会产生68 μV/mm的压降。对于任何共用该PCB且以地为参考的精密模拟电路，这种压降都会引起严重问题。可以割裂接地层，让大电流不流入精密电路区域，而迫使它环绕割裂位置流动。这样可以防止接地问题（在这种情况下确实存在），不过该电流流过的接地层部分中电压梯度会提高。
在多个接地层系统中，请务必避免覆盖接地层，特别是模拟层和数字层。该问题将导致从一个层（可能是数字地）到另一个层的容性耦合。要记住，电容是由两个导体（两个接地层）组成的，中间用绝缘体（PC板材料）隔离。
具有低数字电流的混合信号IC的接地和去耦
敏感的模拟元件，例如放大器和基准电压源，必须参考和去耦至模拟接地层。具有低数字电流的ADC和DAC（和其他混合信号IC）一般应视为模拟元件，同样接地并去耦至模拟接地层。乍看之下，这一要求似乎有些矛盾，因为转换器具有模拟和数字接口，且通常有指定为模拟接地(AGND)和数字接地(DGND)的引脚。图4有助于解释这一两难问题。
图4. 具有低内部数字电流的混合信号IC的正确接地。
同时具有模拟和数字电路的IC（例如ADC或DAC）内部，接地通常保持独立，以免将数字信号耦合至模拟电路内。图4显示了一个简单的转换器模型。将芯片焊盘连接到封装引脚难免产生线焊电感和电阻，IC设计人员对此是无能为力的，心中清楚即可。快速变化的数字电流在B点产生电压，且必然会通过杂散电容CSTRAY耦合至模拟电路的A点。此外，IC封装的每对相邻引脚间约有0.2 pF的杂散电容，同样无法避免！IC设计人员的任务是排除此影响让芯片正常工作。不过，为了防止进一步耦合，AGND和DGND应通过最短的引线在外部连在一起，并接到模拟接地层。DGND连接内的任何额外阻抗将在B点产生更多数字噪声；继而使更多数字噪声通过杂散电容耦合至模拟电路。请注意，将DGND连接到数字接地层会在AGND和DGND引脚两端施加 VNOISE ，带来严重问题！
"DGND"名称表示此引脚连接到IC的数字地，但并不意味着此引脚必须连接到系统的数字地。可以更准确地将其称为IC的内部"数字回路"。
这种安排确实可能给模拟接地层带来少量数字噪声，但这些电流非常小，只要确保转换器输出不会驱动较大扇出（通常不会如此设计）就能降至最低。将转换器数字端口上的扇出降至最低（也意味着电流更低），还能让转换器逻辑转换波形少受振铃影响，尽可能减少数字开关电流，从而减少至转换器模拟端口的耦合。通过插入小型有损铁氧体磁珠，如图4所示，逻辑电源引脚pin (VD) 可进一步与模拟电源隔离。转换器的内部瞬态数字电流将在小环路内流动，从VD 经去耦电容到达DGND（此路径用图中红线表示）。因此瞬态数字电流不会出现在外部模拟接地层上，而是局限于环路内。VD引脚去耦电容应尽可能靠近转换器安装，以便将寄生电感降至最低。去耦电容应为低电感陶瓷型，通常介于0.01 μF (10 nF)和0.1 μF (100 nF)之间。
再强调一次，没有任何一种接地方案适用于所有应用。但是，通过了解各个选项和提前进行规则，可以最大程度地减少问题。
小心处理ADC数字输出
将数据缓冲器放置在转换器旁不失为好办法，可将数字输出与数据总线噪声隔离开（如图4所示）。数据缓冲器也有助于将转换器数字输出上的负载降至最低，同时提供数字输出与数据总线间的法拉第屏蔽（如图5所示）。虽然很多转换器具有三态输出/输入，但这些寄存器仍然在芯片上；它们使数据引脚信号能够耦合到敏感区域，因而隔离缓冲区依然是一种良好的设计方式。某些情况下，甚至需要在模拟接地层上紧靠转换器输出提供额外的数据缓冲器，以提供更好的隔离。
图5. 在输出端使用缓冲器/锁存器的高速ADC 具有对数字数据总线噪声的增强抗扰度。
ADC输出与缓冲寄存器输入间的串联电阻（图4中标示为"R"）有助于将数字瞬态电流降至最低，这些电流可能影响转换器性能。电阻可将数字输出驱动器与缓冲寄存器输入的电容隔离开。此外，由串联电阻和缓冲寄存器输入电容构成的RC网络用作低通滤波器，以减缓快速边沿。
典型CMOS栅极与PCB走线和通孔结合在一起，将产生约10 pF的负载。如果无隔离电阻，1 V/ns的逻辑输出压摆率将产生10 mA的动态电流：
(2)
驱动10 pF的寄存器输入电容时，500 Ω串联电阻可将瞬态输出电流降至最低，并产生约11 ns的上升和下降时间：
(3)
图6. 接地和去耦点。
由于TTL寄存器具有较高输入电容，可明显增加动态开关电流，因此应避免使用
缓冲寄存器和其他数字电路应接地并去耦至PC板的数字接地层。请注意，模拟与数字接地层间的任何噪声均可降低转换器数字接口上的噪声裕量。由于数字噪声抗扰度在数百或数千毫伏水平，因此一般不太可能有问题。模拟接地层噪声通常不高，但如果数字接地层上的噪声（相对于模拟接地层）超过数百毫伏，则应采取措施减小数字接地层阻抗，以将数字噪声裕量保持在可接受的水平。任何情况下，两个接地层之间的电压不得超过300 mV，否则IC可能受损。
最好提供针对模拟电路和数字电路的独立电源。模拟电源应当用于为转换器供电。如果转换器具有指定的数字电源引脚(VD)，应采用独立模拟电源供电，或者如图6所示进行滤波。所有转换器电源引脚应去耦至模拟接地层，所有逻辑电路电源引脚应去耦至数字接地层，如图6所示。如果数字电源相对安静，则可以使用它为模拟电路供电，但要特别小心。
某些情况下，不可能将VD连接到模拟电源。一些高速IC可能采用+5 V电源为其模拟电路供电，而采用+3.3 V或更小电源为数字接口供电，以便与外部逻辑接口。这种情况下，IC的+3.3 V引脚应直接去耦至模拟接地层。另外建议将铁氧体磁珠与电源走线串联，以便将引脚连接到+3.3 V数字逻辑电源。
采样时钟产生电路应与模拟电路同样对待，也接地并深度去耦至模拟接地层。采样时钟上的相位噪声会降低系统信噪比(SNR)；我们将稍后对此进行讨论。
采样时钟考量
在高性能采样数据系统中，应使用低相位噪声晶体振荡器产生ADC（或DAC）采样时钟，因为采样时钟抖动会调制模拟输入/输出信号，并提高噪声和失真底。采样时钟发生器应与高噪声数字电路隔离开，同时接地并去耦至模拟接地层，与处理运算放大器和ADC一样。
采样时钟抖动对ADC信噪比(SNR)的影响可用以下公式4近似计算：
(4)
其中，f为模拟输入频率，SNR为完美无限分辨率ADC的SNR，此时唯一的噪声源来自rms采样时钟抖动tj。通过简单示例可知，如果tj=50 ps (rms)，f=100 kHz，则SNR=90 dB，相当于约15位的动态范围。
应注意，以上示例中的tj 实际上是外部时钟抖动和内部ADC时钟抖动( 称为孔径抖动)的方和根(rss)值。不过，在大多数高性能ADC中，内部孔径抖动与采样时钟上的抖动相比可以忽略。
由于信噪比(SNR)降低主要是由于外部时钟抖动导致的，因而必须采取措施，使采样时钟尽量无噪声，仅具有可能最低的相位抖动。这就要求必须使用晶体振荡器。有多家制造商提供小型晶体振荡器，可产生低抖动（小于5 ps rms）的CMOS兼容输出。
理想情况下，采样时钟晶体振荡器应参考分离接地系统中的模拟接地层。但是，系统限制可能导致这一点无法实现。许多情况下，采样时钟必须从数字接地层上产生的更高频率、多用途系统时钟获得，接着必须从数字接地层上的原点传递至模拟接地层上的ADC。两层之间的接地噪声直接添加到时钟信号，并产生过度抖动。抖动可造成信噪比降低，还会产生干扰谐波。
图7. 从数模接地层进行采样时钟分配。
混合信号接地的困惑根源
大多数ADC、DAC和其他混合信号器件数据手册是针对单个PCB讨论接地，通常是制造商自己的评估板。将这些原理应用于多卡或多ADC/DAC系统时，就会让人感觉困惑茫然。通常建议将PCB接地层分为模拟层和数字层，并将转换器的AGND和DGND引脚连接在一起，并且在同一点连接模拟接地层和数字接地层，如图8所示。这样就基本在混合信号器件上产生了系统"星型"接地。所有高噪声数字电流通过数字电源流入数字接地层，再返回数字电源；与电路板敏感的模拟部分隔离开。系统星型接地结构出现在混合信号器件中模拟和数字接地层连接在一起的位置。
该方法一般用于具有单个PCB和单个ADC/DAC的简单系统，不适合多卡混合信号系统。在不同PCB（甚至在相同PCB上）上具有数个ADC或DAC的系统中，模拟和数字接地层在多个点连接，使得建立接地环路成为可能，而单点"星型"接地系统则不可能。鉴于以上原因，此接地方法不适用于多卡系统，上述方法应当用于具有低数字电流的混合信号IC。
图8. 混合信号IC接地：单个PCB（典型评估/测试板）。
针对高频工作的接地
一般提倡电源和信号电流最好通过"接地层"返回，而且该层还可为转换器、基准电压源和其它子电路提供参考节点。但是，即便广泛使用接地层也不能保证交流电路具有高质量接地参考。
图9所示的简单电路采用两层印刷电路板制造，顶层上有一个交直流电流源，其一端连到过孔1，另一端通过一条U形铜走线连到过孔2。两个过孔均穿过电路板并连到接地层。理想情况下，顶端连接器以及过孔1和过孔2之间的接地回路中的阻抗为零，电流源上的电压为零。
图9. 电流源的原理图和布局，PCB上布设U形走线，通过接地层返回。
这个简单原理图很难显示出内在的微妙之处，但了解电流如何在接地层中从过孔1流到过孔2，将有助于我们看清实际问题所在，并找到消除高频布局接地噪声的方法。
图10. 图9所示PCB的直流电流的流动。
图10所示的直流电流的流动方式，选取了接地层中从过孔1至过孔2的电阻最小的路径。虽然会发生一些电流扩散，但基本上不会有电流实质性偏离这条路径。相反，交流电流则选取阻抗最小的路径，而这要取决于电感。
11. 磁力线和感性环路（右手法则）。
电感与电流环路的面积成比例，二者之间的关系可以用图11所示的右手法则和磁场来说明。环路之内，沿着环路所有部分流动的电流所产生的磁场相互增强。环路之外，不同部分所产生的磁场相互削弱。因此，磁场原则上被限制在环路以内。环路越大则电感越大，这意味着：对于给定的电流水平，它储存的磁能(Li2)更多，阻抗更高(XL=jωL)，因而将在给定频率产生更大电压。
图12. 接地层中不含电阻（左图）和含电阻（右图）的交流电流路径。
电流将在接地层中选取哪一条路径呢？自然是阻抗最低的路径。考虑U形表面引线和接地层所形成的环路，并忽略电阻，则高频交流电流将沿着阻抗最低，即所围面积最小的路径流动。
在图中所示的例子中，面积最小的环路显然是由U形顶部走线与其正下方的接地层部分所形成的环路。图10显示了直流电流路径，图12则显示了大多数交流电流在接地层中选取的路径，它所围成的面积最小，位于U形顶部走线正下方。实际应用中，接地层电阻会导致低中频电流流向直接返回路径与顶部导线正下方之间的某处。不过，即使频率低至1 MHz或2 MHz，返回路径也是接近顶部走线的下方。
小心接地层割裂
如果导线下方的接地层上有割裂，接地层返回电流必须环绕裂缝流动。这会导致电路电感增加，而且电路也更容易受到外部场的影响。图13显示了这一情况，其中的导线A和导线B必须相互穿过。
当割裂是为了使两根垂直导线交叉时，如果通过飞线将第二根信号线跨接在第一根信号线和接地层上方，则效果更佳。此时，接地层用作两个信号线之间的天然屏蔽体，而由于集肤效应，两路地返回电流会在接地层的上下表面各自流动，互不干扰。
多层板能够同时支持信号线交叉和连续接地层，而无需考虑线链路问题。虽然多层板价格较高，而且不如简单的双面电路板调试方便，但是屏蔽效果更好，信号路由更佳。相关原理仍然保持不变，但布局布线选项更多。
对于高性能混合信号电路而言，使用至少具有一个连续接地层的双面或多层PCB无疑是最成功的设计方法之一。通常，此类接地层的阻抗足够低，允许系统的模拟和数字部分共用一个接地层。但是，这一点能否实现，要取决于系统中的分辨率和带宽要求以及数字噪声量。
图13. 接地层割裂导致电路电感增加，而且电路也更容易受到外部场的影响。
其他例子也可以说明这一点。高频电流反馈型放大器对其反相输入周围的电容非常敏感。接地层旁的输入走线可能具有能够导致问题的那一类电容。要记住，电容是由两个导体（走线和接地层）组成的，中间用绝缘体（板和可能的阻焊膜）隔离。在这一方面，接地层应与输入引脚分隔开，如图14所示，它是AD8001高速电流反馈型放大器的评估板。小电容对电流反馈型放大器的影响如图15所示。请注意输出上的响铃振荡。
图14. AD8001AR评估板—俯视图(a)和仰视图(b)。
图15. 10 pF反相输入杂散电容对 放大器(AD8001)脉冲响应的影响。
接地总结
没有任何一种接地方法能始终保证最佳性能。本文根据所考虑的特定混合信号器件特性提出了几种可能的选项。在实施初始PC板布局时，提供尽可能多的选项会很有帮助。
PC板必须至少有一层专用于接地层！初始电路板布局应提供非重叠的模拟和数字接地层，如果需要，应在数个位置提供焊盘和过孔，以便安装背对背肖特基二极管或铁氧体磁珠。此外，需要时可以使用跳线将模拟和数字接地层连接在一起。
一般而言，混合信号器件的AGND引脚应始终连接到模拟接地层。具有内部锁相环(PLL)的DSP是一个例外，例如ADSP-21160 SHARC?处理器。PLL的接地引脚是标记的AGND，但直接连接到DSP的数字接地层。
文章转载自：http://www.analog.com/cn/analog-dialogue/articles/staying-well-grounded.html
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